信号完整性分析是一个很复杂的系统工程，它是各种影响信号质量和时序的问题的叠加组合。且随着信号速率的提高，信号完整性问题变得越来越复杂，需要考虑的因素越来越多。

(资料图片)

当互连线延时小于信号上升时间1/6时我们认为互连线并未体现出传输线效应，此时我们可以认为负载器件接收到的波形都是和驱动端一致的，互连线只起到连接作用。因此，当信号的边沿很缓（例图6ns）的时候，只要互连线的延时在1ns以内，使用什么样的拓扑结构都是一样的，不会有太大的信号完整性问题。但是目前的DDR5数据速率已经到了6400Mbps，PCIe 5.0的速率已经达到了32Gbps。此时的信号边沿只有几十甚至十几ps。这个时候任何微小的互连结构如果处理不好都会对信号完整性造成影响。而布线的拓扑结构在高速信号中也起着非常重要的作用，我们需要了解布线拓扑结构的设计方法。

下面对点到点的拓扑结构及其设计方法进行介绍。

01

‍源端匹配和终端端接

点到点的拓扑结构比较简单，在前面已经介绍了源端匹配和终端端接两种方式进行阻抗匹配。通常情况下使用其中的一种便可以得到较好的信号完整性。

对于这两种方式的优缺点显而易见。源端匹配只需要在驱动端加一个串阻即可，这种匹配方式非常简单适合于大部分点到点信号。

而终端端接如戴维南端接需要在接收端加两个电阻，主要应用于SSTL、HSTL电平的DDR、QDR等高速存储器接口。当然也可以对这一端接方式进行简化，只在末端加一个和传输线阻抗匹配的电阻将电平拉到VTT电平（VTT=VDDQ/2）也可以获得和戴维南匹配相同的效果。从DDR3开始数据信号DRAM和控制器端都有ODT功能，DDR5甚至地址控制信号在DRAM侧都有ODT功能。

有人会问：“为什么要把ODT功能加到芯片内部呢？在PCB上加端接不行吗？”我再不厌其烦的讲一下片上端接（ODT）的好处：

（1）首先，节约了PCB板的布局面积；

（2）缩短了端接（ODT）到die的距离。

理论上，端接距离信号的接收端越近，效果越好。对于DDR4数据速率达到3200Mbps、DDR5再翻一倍达到了6400Mbps，信号的边沿只有20~50ps左右，如果端接不能放到DRAM颗粒内部，而是布局在PCB板上，端接到芯片接收端的延时很容易就超过了信号边沿，达不到理想的端接效果。

因此，对于点到点拓扑的信号，随着速率的提高源端匹配和终端的端接都做到了芯片的内部。即使这样，我们还是需要了解一下各种端接方式是怎样改善信号完整性的。

如下所示使用hyperlynx搭建仿真拓扑来对终端匹配的性能进行验证。（a）用两个100ohm电阻搭建的标准戴维南端接，（b）使用一个50ohm的简化的VTT匹配。

上面的仿真结果绿色为未加匹配情况下接收段的接收波形，蓝色为标准戴维南匹配的接收端波形，红色为简化后的VTT匹配接收端波形。可以看出在未加匹配的情况下由于反射存在接收端波形存在严重的振铃；标准的戴维南匹配和简化的VTT匹配都能够起到消除反射的作用改善接收端接收到的信号质量。从这个角度来说使用VTT端接似乎能够使设计更加简单，但是不要忘了我们需要一个额外的电源芯片来提供VTT电源。由此我们在面对点到点的拓扑时应该优先考虑使用源端匹配是否能够解决信号完整性性问题。

02

接收端加串阻

除了源端匹配、终端端接这两种方式外还有一种方式能够在一定程度上解决反射引起的信号完整性问题。那就是在接收端串连一个比较大的电阻。需要注意这个电阻所起到的作用并不是阻抗匹配，它是通过和接收端器件的负载电容组成一个RC低通滤波将由反射造成的高频振铃、回沟等吸收。通过仿真对这一方式进行验证。（a）为未加任何匹配的拓扑；（b）仅在接收端加100ohm串阻的拓扑。

如上所示，红色为未加任何匹配时接收端的接收波形，存在严重的过冲和振铃；蓝色所示为接收端加100ohm串阻时接收端的波形，有效地消除了过冲和振铃。虽然这种方法可以有效消除过冲和振铃，但是也会导致信号边沿变缓。这在低速信号中可能不会造成太大的影响，但是对于DDR等高速接口就不能使用这种方式来抑制反射，否则就会导致信号时序余量的恶化。因此，这种方法通常用在一些低速、单向的信号上，但并不局限于点到点的拓扑对于一些负载拓扑如果在接收端存在严重的回沟或者振铃时也可以采用。

需要注意的是接收端的串阻阻值需要根据过冲和振铃、回沟等的宽度确定。因为有这一串阻和接收器件的负载电容组成的低通滤波器是有其固定的频率特性，由于负载电容是固定的那么我们只能够通过调整串阻阻值来消除不同频率的回沟、振铃。对于高频的振铃可能只需要比较小的串阻即可消除，对于比较大的振铃或者回沟就需要加一个很大的串阻才能够解决问题，需要注意的是串阻的阻值越大所引起的边沿退化越严重。

上面介绍的方法都是建立在信号传输方向是单向的由驱动器到接收情况下的匹配方案。如果是双向信号又该怎样选择匹配方式呢? 由于戴维南端接和VTT端接都只能设置在链路的接收端,如果是双向信号再使用戴维南端接或者VTT端接就不行了，

DDR的数据信号就是双向的信号，在控制器和DRAM颗粒都有ODT功能。在写操作时，控制器的ODT功能关闭，DRAM颗粒的ODT功能打开；在读操作时DRAM颗粒的ODT关闭，而控制器的ODT打开，这就保障了双向数据信号的信号完整性。

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高速Serdes的链路优化

随着信号速率的不断提高，即使是点到点的拓扑结构也并不是做好ODT、或者VTT端接就能解决SI问题。比如对于常见的serdes信号都采用CML电平，发送和接收都带有50ohm端接。即使这样也并不等于信号完整性就一定没有问题，由于信号速率的提高对传输链路的插损、回损、串扰都提出了要求。

下面为PCIe规范中对插入损耗的要求。前面我们讲过，插入损耗主要来自于导体和介质损耗，因此为了满足插入损耗的要求，就需要我们评估在所选择板材的情况下链路的最大长度。如果物理设计不能满足损耗要求，那么我们就需要考虑更换损耗更低的板材，或者缩短链路的长度。

下图所示为PCIe规范中对链路回波损耗的要求。这就需要我们针对链路中的阻抗不连续点，如过孔、AC耦合电容、连接器等结构一一进行阻抗优化以使串扰最小化。